如下圖，并根據(jù)時間狀態(tài)圖把程序補充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

補充完整下面D觸發(fā)器的程序代碼。

用Veriog描述帶清零端的4位寄存器。

利用verilog語言設計一個1/2分頻器。

利用Verilog代碼設計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進位cin.輸出信號：和數(shù)s[3：0]；進位co。

使用verilog設計一個七段數(shù)碼管譯碼器。

設計一個觸發(fā)器。

使用Verilog語言設計一個脈沖發(fā)生器。

設計一個順序脈沖。

觸發(fā)器設計程序如下，補全程序。