利用Verilog語言設(shè)計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進(jìn)位count。

請根據(jù)所學(xué)知識，用verilog-HDL硬件描述語言設(shè)計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進(jìn)制代碼。

設(shè)計一個四位全加器。

設(shè)計一個順序脈沖。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。

設(shè)計一個有清零、使能、裝載功能的四位十進(jìn)制減1計數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。

使用verilog設(shè)計一個七段數(shù)碼管譯碼器。

利用賦值語句設(shè)計組合邏輯的3‐8譯碼器設(shè)計程序如下，補(bǔ)全程序。

設(shè)計一個觸發(fā)器。

半加器的程序如下，補(bǔ)全程序。