設(shè)計一個觸發(fā)器。

利用賦值語句設(shè)計組合邏輯的3‐8譯碼器設(shè)計程序如下，補全程序。

設(shè)計一個3‐8譯碼器。

設(shè)計一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復(fù)位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。

使用Verilog語言設(shè)計一個脈沖發(fā)生器。

利用Verilog代碼設(shè)計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號：和數(shù)s[3：0]；進(jìn)位co。

同步D觸發(fā)器的程序如下，補全程序。

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。

設(shè)計一個8‐3編碼器。

設(shè)計一個8位計數(shù)器。