利用Verilog語言設計一位半加法器。輸入信號：被加數a；加數b；輸出信號：和數sum；進位count。

設計一個有清零、使能、裝載功能的四位十進制減1計數器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。

利用verilog語言設計一個1/2分頻器。

數據選擇器是在多路數據傳送過程中，能夠根據需要將其中任意一路選出來的電路。根據下表（8選1數據選擇器的真值表）編寫Verilog代碼。

如下圖，并根據時間狀態(tài)圖把程序補充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數據。

使用Verilog語言設計一個脈沖發(fā)生器。

半加器的程序如下，補全程序。

設計一個異步清零D觸發(fā)器。

利用賦值語句設計組合邏輯的3‐8譯碼器設計程序如下，補全程序。

設計一個8位計數器。