同步D觸發(fā)器的程序如下，補全程序。

編寫一個帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

設(shè)計一個4位計數(shù)器。

設(shè)計一個8‐3編碼器。

設(shè)計一個有清零、使能、裝載功能的四位十進(jìn)制減1計數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。

使用Verilog語言設(shè)計一個脈沖發(fā)生器。

設(shè)計一個四位全加器。

設(shè)計一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復(fù)位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。

補充完整下面D觸發(fā)器的程序代碼。

半加器的程序如下，補全程序。