設(shè)計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

編寫一個帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

半加器的程序如下，補全程序。

設(shè)計一個異步清零D觸發(fā)器。

設(shè)計一個D觸發(fā)器。

設(shè)計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位even。

使用case語句實現(xiàn)四選一多路選擇器。

8-3編碼器的真值表如下表所示，完成整個程序的編寫。

設(shè)計一個同步清零D觸發(fā)器。

利用Verilog語言設(shè)計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進位count。