數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。

編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

利用verilog語言設計一個1/2分頻器。

使用case語句實現(xiàn)四選一多路選擇器。

使用verilog設計一個七段數(shù)碼管譯碼器。

半加器的程序如下，補全程序。

觸發(fā)器設計程序如下，補全程序。

四位全加器程序如下，補全程序。

設計一個8位計數(shù)器。

利用Verilog代碼設計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進位cin.輸出信號：和數(shù)s[3：0]；進位co。