編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

利用verilog語言設(shè)計一個1/2分頻器。

利用Verilog語言設(shè)計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進位count。

設(shè)計一帶異步復位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。

設(shè)計一個帶復位端且對輸入時鐘clk進行二分頻模塊，設(shè)計要求：復位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

如下圖，并根據(jù)時間狀態(tài)圖把程序補充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

設(shè)計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

利用賦值語句設(shè)計組合邏輯的3‐8譯碼器設(shè)計程序如下，補全程序。

設(shè)計一個四位全加器。

用Veriog描述帶清零端的4位寄存器。