利用Verilog語言設(shè)計(jì)一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進(jìn)位count。

設(shè)計(jì)一個(gè)有清零、使能、裝載功能的四位十進(jìn)制減1計(jì)數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。

設(shè)計(jì)一個(gè)帶復(fù)位端且對輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。

設(shè)計(jì)一個(gè)4位計(jì)數(shù)器。

利用verilog語言設(shè)計(jì)一個(gè)1/2分頻器。

編寫一個(gè)帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

用Veriog描述帶清零端的4位寄存器。

設(shè)計(jì)一個(gè)觸發(fā)器。

設(shè)計(jì)一個(gè)順序脈沖。

設(shè)計(jì)一個(gè)D觸發(fā)器。