8-3編碼器的真值表如下表所示，完成整個程序的編寫。

補充完整下面D觸發(fā)器的程序代碼。

設(shè)計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

請根據(jù)所學知識，用verilog-HDL硬件描述語言設(shè)計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進制代碼。

設(shè)計一個順序脈沖。

設(shè)計一個4位計數(shù)器。

編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

設(shè)計一個8位計數(shù)器。

利用Verilog語言設(shè)計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進位count。

設(shè)計一個帶復位端且對輸入時鐘clk進行二分頻模塊，設(shè)計要求：復位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。