下面是一個(gè)三態(tài)門的程序，其中使能端為en，低電平時(shí)，三態(tài)門屬于高阻狀態(tài)。請(qǐng)把缺少的部分補(bǔ)充完整。

四位全加器程序如下，補(bǔ)全程序。

編寫一個(gè)帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號(hào)如下圖所示。

使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。

利用Verilog代碼設(shè)計(jì)4位全加器。輸入信號(hào)：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號(hào)：和數(shù)s[3：0]；進(jìn)位co。

設(shè)計(jì)一個(gè)順序脈沖。

設(shè)計(jì)一個(gè)帶復(fù)位端且對(duì)輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號(hào)為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。

設(shè)計(jì)一個(gè)同步清零D觸發(fā)器。

用Veriog描述帶清零端的4位寄存器。

如下圖，并根據(jù)時(shí)間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。