設(shè)計(jì)一個(gè)帶復(fù)位端且對輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。

設(shè)計(jì)一個(gè)8‐3編碼器。

請根據(jù)所學(xué)知識，用verilog-HDL硬件描述語言設(shè)計(jì)一個(gè)8-3線編碼器，真值表如下圖。其中：輸入8個(gè)互斥的信號，輸出3位二進(jìn)制代碼。

利用verilog語言設(shè)計(jì)一個(gè)1/2分頻器。

編寫一個(gè)帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

補(bǔ)充完整下面D觸發(fā)器的程序代碼。

設(shè)計(jì)一個(gè)同步清零D觸發(fā)器。

設(shè)計(jì)一個(gè)帶使能的3-8譯碼器，使能信號en為高電平時(shí)真值表如下。

編寫一個(gè)4位的全加器。（輸入兩個(gè)加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。