設(shè)計一個3‐8譯碼器。

設(shè)計一個四位全加器。

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。

編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補(bǔ)充完整。

利用賦值語句設(shè)計組合邏輯的3‐8譯碼器設(shè)計程序如下，補(bǔ)全程序。

設(shè)計一個帶復(fù)位端且對輸入時鐘clk進(jìn)行二分頻模塊，設(shè)計要求：復(fù)位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

使用Verilog語言設(shè)計一個脈沖發(fā)生器。

利用Verilog代碼設(shè)計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號：和數(shù)s[3：0]；進(jìn)位co。

利用verilog語言設(shè)計一個1/2分頻器。