設(shè)計一個4位計數(shù)器。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進位輸入cin；進位輸出cout）。

半加器的程序如下，補全程序。

使用Verilog語言設(shè)計一個脈沖發(fā)生器。

設(shè)計一個3‐8譯碼器。

補充完整下面D觸發(fā)器的程序代碼。

設(shè)計一個D觸發(fā)器。

設(shè)計一個帶復(fù)位端且對輸入時鐘clk進行二分頻模塊，設(shè)計要求：復(fù)位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

利用Verilog代碼設(shè)計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進位cin.輸出信號：和數(shù)s[3：0]；進位co。

設(shè)計一個四位全加器。