使用verilog設計一個七段數(shù)碼管譯碼器。

如下圖，并根據(jù)時間狀態(tài)圖把程序補充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

使用Verilog語言設計一個脈沖發(fā)生器。

使用case語句實現(xiàn)四選一多路選擇器。

設計一個4位計數(shù)器。

設計一個D觸發(fā)器。

設計一個順序脈沖。

設計一個有清零、使能、裝載功能的四位十進制減1計數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。

利用Verilog語言設計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進位count。