利用Verilog語言設(shè)計(jì)一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進(jìn)位count。

半加器的程序如下，補(bǔ)全程序。

設(shè)計(jì)一個8位計(jì)數(shù)器。

設(shè)計(jì)一個同步清零D觸發(fā)器。

編寫一個帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。

設(shè)計(jì)一個四位全加器。

設(shè)計(jì)一個帶復(fù)位端且對輸入時鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線信號bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。