問(wèn)答題請(qǐng)簡(jiǎn)述自上至下硬件電路設(shè)計(jì)方法的基本過(guò)程。
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digital_ _8標(biāo)識(shí)符合法嗎？
題型：?jiǎn)柎痤}
簡(jiǎn)述VHDL語(yǔ)言與計(jì)算機(jī)語(yǔ)言的差別。
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簡(jiǎn)述如何利用計(jì)數(shù)器精確控制時(shí)序。
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一個(gè)最簡(jiǎn)單的VHDL語(yǔ)言由哪幾部分組成？請(qǐng)簡(jiǎn)述各部分的主要功能。
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CONSTANT T2：std_logic <= ’0’;
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signal標(biāo)識(shí)符合法嗎？
題型：?jiǎn)柎痤}
基于乘積項(xiàng)技術(shù)構(gòu)造的可編程邏輯器件叫做（），基于查找表技術(shù)構(gòu)造的可編程邏輯器件叫做FPGA。
題型：填空題
編寫(xiě)一個(gè)4位加法計(jì)數(shù)器VHDL程序的進(jìn)程（不必寫(xiě)整個(gè)結(jié)構(gòu)框架），要求復(fù)位信號(hào)reset低電平時(shí)計(jì)數(shù)器清零，變高后，在上升沿開(kāi)始工作；輸入時(shí)鐘信號(hào)為clk，輸出為q。
題型：?jiǎn)柎痤}
用IF語(yǔ)句編寫(xiě)一個(gè)二選一電路，要求輸入a、b, sel為選擇端，輸出q。
題型：?jiǎn)柎痤}
用IF語(yǔ)句編寫(xiě)一個(gè)四選一電路，要求輸入d0～d3, s為選擇端，輸出y。
題型：?jiǎn)柎痤}