編寫一個(gè)4位加法計(jì)數(shù)器VHDL程序的進(jìn)程（不必寫整個(gè)結(jié)構(gòu)框架），要求復(fù)位信號(hào)reset低電平時(shí)計(jì)數(shù)器清零，變高后，在上升沿開始工作；輸入時(shí)鐘信號(hào)為clk，輸出為q。

任何時(shí)序電路都以（）為驅(qū)動(dòng)信號(hào)，時(shí)序電路只是在時(shí)鐘信號(hào)的邊沿到來時(shí)，其狀態(tài)才發(fā)生改變。

基于乘積項(xiàng)技術(shù)構(gòu)造的可編程邏輯器件叫做（），基于查找表技術(shù)構(gòu)造的可編程邏輯器件叫做FPGA。

VHDL語言的變量和信號(hào)有什么區(qū)別？

VHDL語言構(gòu)造體的描述方式有哪幾種？試述各自的特點(diǎn)。

簡(jiǎn)述moore狀態(tài)機(jī)和mealy狀態(tài)機(jī)的區(qū)別。

定義一個(gè)變量a，數(shù)據(jù)類型為4位位向量（）。

簡(jiǎn)述CPLD與FPGA的異同。

編寫一個(gè)數(shù)值比較器VHDL程序的進(jìn)程（不必寫整個(gè)結(jié)構(gòu)框架），要求使能信號(hào)g低電平時(shí)比較器開始工作，輸入信號(hào)p=q，輸出equ為‘0’，否則為‘1’。

簡(jiǎn)述實(shí)體端口的模式。