簡(jiǎn)述如何利用計(jì)數(shù)器精確控制時(shí)序。

任何時(shí)序電路都以（）為驅(qū)動(dòng)信號(hào)，時(shí)序電路只是在時(shí)鐘信號(hào)的邊沿到來時(shí)，其狀態(tài)才發(fā)生改變。

VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括實(shí)體、（）兩部分和對(duì)庫(kù)的引用聲明。

8digital標(biāo)識(shí)符合法嗎？

根據(jù)已給出的全加器的VHDL程序，試寫出一個(gè)4位逐位進(jìn)位全加器的VHDL程序。

VHDL語(yǔ)言構(gòu)造體的描述方式有哪幾種？試述各自的特點(diǎn)。

IF語(yǔ)句根據(jù)指定的條件來確定語(yǔ)句執(zhí)行順序，共有3種類型：（）。

請(qǐng)簡(jiǎn)述自上至下硬件電路設(shè)計(jì)方法的基本過程。

編寫一個(gè)數(shù)值比較器VHDL程序的進(jìn)程（不必寫整個(gè)結(jié)構(gòu)框架），要求使能信號(hào)g低電平時(shí)比較器開始工作，輸入信號(hào)p=q，輸出equ為‘0’，否則為‘1’。

用IF語(yǔ)句編寫一個(gè)四選一電路，要求輸入d0～d3, s為選擇端，輸出y。