單項(xiàng)選擇題下列哪些Verilog的基本門級(jí)元件是多輸出（）
A.nand
B.nor
C.and
D.not
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1.單項(xiàng)選擇題在verilog中，下列語句哪個(gè)不是分支語句？（）
A.if-else
B.case
C.casez
D.repeat
2.單項(xiàng)選擇題下面哪個(gè)是可以用verilog語言進(jìn)行描述，而不能用VHDL語言進(jìn)行描述的級(jí)別？（）
A.開關(guān)級(jí)
B.門電路級(jí)
C.體系結(jié)構(gòu)級(jí)
D.寄存器傳輸級(jí)
最新試題
設(shè)計(jì)一個(gè)觸發(fā)器。
題型：問答題
四位全加器程序如下，補(bǔ)全程序。
題型：問答題
編寫一個(gè)2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。
題型：問答題
設(shè)計(jì)一個(gè)3‐8譯碼器。
題型：問答題
設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線信號(hào)bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。
題型：問答題
補(bǔ)充完整下面D觸發(fā)器的程序代碼。
題型：問答題
設(shè)計(jì)一個(gè)帶復(fù)位端且對(duì)輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號(hào)為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。
題型：問答題
利用賦值語句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下，補(bǔ)全程序。
題型：問答題
下面是一個(gè)三態(tài)門的程序，其中使能端為en，低電平時(shí)，三態(tài)門屬于高阻狀態(tài)。請(qǐng)把缺少的部分補(bǔ)充完整。
題型：問答題
設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號(hào)clr，置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。
題型：問答題