設計一個四位全加器。

利用Verilog代碼設計4位全加器。輸入信號：被加數a[3：0]；加數b[3：0]；低位進位cin.輸出信號：和數s[3：0]；進位co。

設計一個D觸發(fā)器。

下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補充完整。

設計一個3‐8譯碼器。