設計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位even。

補充完整下面D觸發(fā)器的程序代碼。

同步D觸發(fā)器的程序如下，補全程序。

編寫一個帶預置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

設計一個異步清零D觸發(fā)器。