填空題Verilog語(yǔ)言規(guī)定了邏輯電路中信號(hào)的4種狀態(tài),分別是0,1,X和Z。其中0表示低電平狀態(tài),1表示高電平狀態(tài),X表示不定態(tài)(或未知狀態(tài)),Z表示()。
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最新試題
設(shè)計(jì)一個(gè)同步清零D觸發(fā)器。
題型:?jiǎn)柎痤}
8-3編碼器的真值表如下表所示,完成整個(gè)程序的編寫(xiě)。
題型:?jiǎn)柎痤}
半加器的程序如下,補(bǔ)全程序。
題型:?jiǎn)柎痤}
設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段(低電平有效)的四位加法計(jì)數(shù)器,時(shí)鐘clk上升沿有效),復(fù)位信號(hào)clr,置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。
題型:?jiǎn)柎痤}
利用verilog語(yǔ)言設(shè)計(jì)一個(gè)1/2分頻器。
題型:?jiǎn)柎痤}