設(shè)計(jì)一個(gè)8‐3編碼器。

利用Verilog代碼設(shè)計(jì)4位全加器。輸入信號(hào)：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號(hào)：和數(shù)s[3：0]；進(jìn)位co。

設(shè)計(jì)一個(gè)同步清零D觸發(fā)器。

同步D觸發(fā)器的程序如下，補(bǔ)全程序。

8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫(xiě)。