單項(xiàng)選擇題下列語(yǔ)句中，不屬于并行語(yǔ)句的是：（）
A.過(guò)程語(yǔ)句
B.assign語(yǔ)句
C.元件例化語(yǔ)句
D.case語(yǔ)句
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1.單項(xiàng)選擇題下列標(biāo)識(shí)符中，（）是不合法的標(biāo)識(shí)符。
A.9moon
B.State0
C.Not_Ack_0
D.signall
2.單項(xiàng)選擇題
子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化（）。
①流水線設(shè)計(jì)
②資源共享
③邏輯優(yōu)化
④串行化
⑤寄存器配平
⑥關(guān)鍵路徑法
A.①③⑤
B.②③④
C.②⑤⑥
D.①④⑥
最新試題
設(shè)計(jì)一個(gè)觸發(fā)器。
題型：?jiǎn)柎痤}
數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過(guò)程中，能夠根據(jù)需要將其中任意一路選出來(lái)的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫(xiě)Verilog代碼。
題型：?jiǎn)柎痤}
用Veriog描述帶清零端的4位寄存器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號(hào)clr，置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)帶復(fù)位端且對(duì)輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號(hào)為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。
題型：?jiǎn)柎痤}