單項(xiàng)選擇題元件實(shí)例語句“notif1#（1：3：4，2：3：4，1：2：4）U1（out，in，ctrl）；”中截至延遲的典型值為（）
A.1
B.2
C.3
D.4
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1.單項(xiàng)選擇題Verilog連線類型的驅(qū)動(dòng)強(qiáng)度說明被省略時(shí)，則默認(rèn)的輸出驅(qū)動(dòng)強(qiáng)度為（）
A.supply
B.strong
C.pull
D.weak
2.單項(xiàng)選擇題下列哪些Verilog的基本門級(jí)元件是多輸出（）
A.nand
B.nor
C.and
D.not
3.單項(xiàng)選擇題在verilog中，下列語句哪個(gè)不是分支語句？（）
A.if-else
B.case
C.casez
D.repeat
4.單項(xiàng)選擇題下面哪個(gè)是可以用verilog語言進(jìn)行描述，而不能用VHDL語言進(jìn)行描述的級(jí)別？（）
A.開關(guān)級(jí)
B.門電路級(jí)
C.體系結(jié)構(gòu)級(jí)
D.寄存器傳輸級(jí)
最新試題
編寫一個(gè)4位的全加器。（輸入兩個(gè)加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。
題型：問答題
設(shè)計(jì)一個(gè)四位全加器。
題型：問答題
補(bǔ)充完整下面D觸發(fā)器的程序代碼。
題型：問答題
使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。
題型：問答題
設(shè)計(jì)一個(gè)帶復(fù)位端且對輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號(hào)為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。
題型：問答題
設(shè)計(jì)一個(gè)順序脈沖。
題型：問答題
半加器的程序如下，補(bǔ)全程序。
題型：問答題
利用賦值語句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下，補(bǔ)全程序。
題型：問答題
請根據(jù)所學(xué)知識(shí)，用verilog-HDL硬件描述語言設(shè)計(jì)一個(gè)8-3線編碼器，真值表如下圖。其中：輸入8個(gè)互斥的信號(hào)，輸出3位二進(jìn)制代碼。
題型：問答題
設(shè)計(jì)一個(gè)異步清零D觸發(fā)器。
題型：問答題