簡述CPLD與FPGA的異同。

編寫一個4位加法計數(shù)器VHDL程序的進程（不必寫整個結(jié)構(gòu)框架），要求復位信號reset低電平時計數(shù)器清零，變高后，在上升沿開始工作；輸入時鐘信號為clk，輸出為q。

用IF語句編寫一個四選一電路，要求輸入d0～d3, s為選擇端，輸出y。

VHDL語言構(gòu)造體的描述方式有哪幾種？試述各自的特點。

VHDL是否區(qū)分大小寫？