Moore狀態(tài)機(jī)輸出只是狀態(tài)機(jī)當(dāng)前狀態(tài)的函數(shù)，Mealy狀態(tài)機(jī)輸出為有限狀態(tài)機(jī)當(dāng)前值和輸入值的函數(shù)

簡(jiǎn)述VHDL語(yǔ)言與計(jì)算機(jī)語(yǔ)言的差別。

根據(jù)已給出的全加器的VHDL程序，試寫(xiě)出一個(gè)4位逐位進(jìn)位全加器的VHDL程序。

簡(jiǎn)述CPLD與FPGA的異同。

早期的可編程邏輯器件包括（）。