填空題一個(gè)大型的組合電路總延時(shí)為100ns,采用流水線將它分為兩個(gè)較小的組合電路,理論上電路最高工作頻率可達(dá)()MHz。
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最新試題
設(shè)計(jì)一個(gè)4位計(jì)數(shù)器。
題型:?jiǎn)柎痤}
利用Verilog語(yǔ)言設(shè)計(jì)一位半加法器。輸入信號(hào):被加數(shù)a;加數(shù)b;輸出信號(hào):和數(shù)sum;進(jìn)位count。
題型:?jiǎn)柎痤}
設(shè)計(jì)一個(gè)帶復(fù)位端且對(duì)輸入時(shí)鐘clk進(jìn)行二分頻模塊,設(shè)計(jì)要求:復(fù)位信號(hào)為同步、高電平有效,時(shí)鐘的下降沿觸發(fā)。
題型:?jiǎn)柎痤}
四位全加器程序如下,補(bǔ)全程序。
題型:?jiǎn)柎痤}
編寫一個(gè)2選1多路器。(輸入a,b;輸出out;輸出由sl電平控制0是a、1是b)。
題型:?jiǎn)柎痤}