設計一個3‐8譯碼器。

利用verilog語言設計一個1/2分頻器。

編寫一個帶預置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

利用Verilog語言設計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進位count。

補充完整下面D觸發(fā)器的程序代碼。