設(shè)計(jì)一個(gè)異步清零D觸發(fā)器。

8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫。

設(shè)計(jì)一個(gè)帶使能的3-8譯碼器，使能信號(hào)en為高電平時(shí)真值表如下。

利用Verilog語言設(shè)計(jì)一位半加法器。輸入信號(hào)：被加數(shù)a；加數(shù)b；輸出信號(hào)：和數(shù)sum；進(jìn)位count。

四位全加器程序如下，補(bǔ)全程序。