使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。

設(shè)計(jì)一個(gè)3‐8譯碼器。

設(shè)計(jì)一個(gè)8位計(jì)數(shù)器。

設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線(xiàn)信號(hào)bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。

四位全加器程序如下，補(bǔ)全程序。