如下圖，并根據(jù)時(shí)間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

設(shè)計(jì)一個(gè)有清零、使能、裝載功能的四位十進(jìn)制減1計(jì)數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級(jí)為清零>裝載>使能。

利用Verilog代碼設(shè)計(jì)4位全加器。輸入信號(hào)：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號(hào)：和數(shù)s[3：0]；進(jìn)位co。

設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號(hào)clr，置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過(guò)程中，能夠根據(jù)需要將其中任意一路選出來(lái)的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫(xiě)Verilog代碼。