試用verilog語言描述：圖示為一個4位移位寄存器，是由四個D觸發(fā)器（分別設為U1，U2，U3，U4）構成的。其中seri_in是這個移位寄存器的串行輸入；clk為移位時脈沖輸入；clr為清零控制信號輸入；Q[1]~Q[3]則為移位寄存器的并行輸出。
試用verilog語言，利用內置基本門級元件，采用結構描述方式生成如圖所示的電路。
最新試題
設計一帶異步復位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。
設計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位even。
設計一個3‐8譯碼器。
編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進位輸入cin；進位輸出cout）。
設計一個同步清零D觸發(fā)器。
