問答題
試用verilog語言描述：圖示為一個4位移位寄存器，是由四個D觸發(fā)器（分別設(shè)為U1，U2，U3，U4）構(gòu)成的。其中seri_in是這個移位寄存器的串行輸入；clk為移位時脈沖輸入；clr為清零控制信號輸入；Q[1]~Q[3]則為移位寄存器的并行輸出。
