以下代碼描述了4位到2位的解碼器模塊DEC(具體見以下注釋)。請使用VerilogHDL描述語言寫出能滿足下列條件的測試平臺模塊testbench: 1.DEC作為testbench的子模塊,所有輸入信號都由testbench生成并供給; 2.輸入信號din必須隨機(jī)生成; 3.必須在testbench內(nèi)部自動(dòng)判定DEC輸出信號dout正確與非; 4.能夠?qū)⒉ㄐ伪4嬷廖募?br />