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以下代碼描述了4位到2位的解碼器模塊DEC（具體見以下注釋）。請(qǐng)使用VerilogHDL描述語(yǔ)言寫出能滿足下列條件的測(cè)試平臺(tái)模塊testbench：
1.DEC作為testbench的子模塊，所有輸入信號(hào)都由testbench生成并供給；
2.輸入信號(hào)din必須隨機(jī)生成；
3.必須在testbench內(nèi)部自動(dòng)判定DEC輸出信號(hào)dout正確與非；
4.能夠?qū)⒉ㄐ伪４嬷廖募?br />