下圖給出了某CPU內(nèi)部結(jié)構(gòu)的一部分,MAR和MDR直接連到存儲(chǔ)器總線(圖中省略)。在兩個(gè)總線之間的所有數(shù)據(jù)傳送都需經(jīng)過算術(shù)邏輯部件ALU。ALU可實(shí)現(xiàn)的部分功能及其控制信號如下:
MOVa:F=A;MOVb:F=B;
a+1:F=A+1;b+1:F=B+1
a-1:F=A-1;b-1:F=B-1
其中A和B是ALU的輸入,F(xiàn)是ALU的輸出。假定JSR(轉(zhuǎn)子指令)指令占兩個(gè)字,第一個(gè)字是操作碼,第二個(gè)字給出子程序的起始地址,返回地址保存在主存的棧中,用SP(棧指示器)指向棧頂,按字編址,每次從主存讀取一個(gè)字。請寫出讀取并執(zhí)行JSR指令所要求的控制信號序列(提示:當(dāng)前指令地址在PC中)。
在下圖中,假定總線傳輸延遲和ALU運(yùn)算時(shí)間分別是20ps和200ps,寄存器建立時(shí)間為10ps,寄存器保持時(shí)間為5ps,寄存器的鎖存延遲(Clk-to-Qtime)為4ps,控制信號的生成延遲(Clk-to-signaltime)為7ps,三態(tài)門接通時(shí)間為3ps,則從當(dāng)前時(shí)鐘到達(dá)開始算起,完成以下操作的最短時(shí)間是多少?各需要幾個(gè)時(shí)鐘周期?
在下圖中,假定總線傳輸延遲和ALU運(yùn)算時(shí)間分別是20ps和200ps,寄存器建立時(shí)間為10ps,寄存器保持時(shí)間為5ps,寄存器的鎖存延遲(Clk-to-Qtime)為4ps,控制信號的生成延遲(Clk-to-signaltime)為7ps,三態(tài)門接通時(shí)間為3ps,則從當(dāng)前時(shí)鐘到達(dá)開始算起,完成以下操作的最短時(shí)間是多少?各需要幾個(gè)時(shí)鐘周期?