如下圖，并根據(jù)時間狀態(tài)圖把程序補充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進位輸入cin；進位輸出cout）。

利用verilog語言設(shè)計一個1/2分頻器。

使用case語句實現(xiàn)四選一多路選擇器。