根據(jù)下面的程序，畫出產(chǎn)生的信號(hào)波形。
最新試題
編寫一個(gè)2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。
設(shè)計(jì)一個(gè)8‐3編碼器。
設(shè)計(jì)一個(gè)3‐8譯碼器。
利用Verilog語(yǔ)言設(shè)計(jì)一位半加法器。輸入信號(hào)：被加數(shù)a；加數(shù)b；輸出信號(hào)：和數(shù)sum；進(jìn)位count。
使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。
