?TTL或非門組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時(shí)會出現(xiàn)冒險(xiǎn)現(xiàn)象？（）

假設(shè)NEMOSFET已工作在飽和區(qū)，若uDS繼續(xù)增大時(shí)，溝道夾斷點(diǎn)向漏極移動。

?已知Nexys4開發(fā)板外部時(shí)鐘信號頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號的時(shí)鐘信號頻率為1Hz，若采用計(jì)數(shù)器對100MHz的外部時(shí)鐘分頻得到1Hz的秒信號，請問該計(jì)數(shù)器至少需要多少位？（）

?verilog語法中，間隔符號主要包括（）。

?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。