對(duì)稱差動(dòng)放大電路如圖所示。已知晶體管T1和T2的β=50，并設(shè)UBE（on）=0.7V，rbb=0，rce=∞。
（1）求V1和V2的靜態(tài)集電極電流ICQ、UCQ和晶體管的輸入電阻rb’e。
（2）求雙端輸出時(shí)的差模電壓增益Aud，差模輸入電阻Rid和差模輸出電阻Rod。
（3）若RL接V2集電極的一端改接地時(shí)，求差模電壓增益Aud（單），共模電壓增益Auc和共模抑制比KCMR，任一輸入端輸入的共模輸入電阻Ric，任一輸出端呈現(xiàn)的共模輸出電阻Roc。
（4）確定電路最大輸入共模電壓范圍。
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最新試題
當(dāng)VGS=0時(shí)，能夠?qū)ǖ腗OS管為（）
?10進(jìn)制計(jì)數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊？（）
在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長(zhǎng)時(shí)間？（）
?在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有（）。
用作電壓放大器時(shí)，CS放大器不合適的參數(shù)為（）。?
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有（）。
假設(shè)NEMOSFET已工作在飽和區(qū)，若uDS繼續(xù)增大時(shí)，溝道夾斷點(diǎn)向漏極移動(dòng)。
?6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時(shí)顯示各自對(duì)應(yīng)的數(shù)字，控制數(shù)碼管位選信號(hào)的動(dòng)態(tài)掃描時(shí)鐘信號(hào)頻率約為多少？（）
CG放大器具有較（）的輸入電阻和較（）的輸出電阻。?
?CS、CG和CD三種組態(tài)中，最適合做電壓放大器的還是CS放大器。