A.DDR可以在時鐘信號的上升沿和下降沿都傳送數(shù)據(jù) B.采用了DLL技術,當數(shù)據(jù)有效時,存儲控制器可使用數(shù)據(jù)濾波信號來精確定位數(shù)據(jù),每16次輸出一次,并重新同步來自不同存儲器模塊的數(shù)據(jù) C.一般都采用168Pin的內存模組,使用的3.3V電壓的LVTTL標準 D.一般都采用184Pin的內存模組,采用的是支持2.5V電壓的SSTL2標準
A.DMA的通道號 B.系統(tǒng)日期 C.I/O端口號 D.系統(tǒng)時間
A.NorthWood B.Palomino C.Thoroughberd D.Thunderbid