判斷題三端集成穩(wěn)壓器組成的穩(wěn)壓電路,輸出電壓不能高于穩(wěn)壓器的最高輸入電壓。
您可能感興趣的試卷

最新試題
在對數(shù)字鐘計時、校時模塊進行仿真時,設秒信號的周期為10ns,若要觀察24時制計數(shù)是否正確,那么在復位信號無效,計時使能信號有效的情況下,仿真需運行多長時間?()
題型:單項選擇題
?verilog語法中,間隔符號主要包括()。
題型:多項選擇題
?verilogHDL中已經(jīng)預先定義了的門級原型的符號有()。
題型:多項選擇題
已知某N溝道增強型MOS場效應管的。下表給出了四種狀態(tài)下和的值,那么各狀態(tài)下器件的工作狀態(tài)為()。
題型:多項選擇題
?TTL或非門組成的邏輯電路如圖所示,當輸入為以下哪種狀態(tài)時會出現(xiàn)冒險現(xiàn)象?()
題型:單項選擇題