假定下圖單周期數(shù)據(jù)通路對(duì)應(yīng)的控制邏輯發(fā)生錯(cuò)誤，使得在任何情況下控制信號(hào)RegWr、RegDst、Branch、MemWr、ExtOp、R-type總是為0，則哪些指令不能正確執(zhí)行？為什么？

下圖給出了某CPU內(nèi)部結(jié)構(gòu)的一部分，MAR和MDR直接連到存儲(chǔ)器總線（圖中省略）。在兩個(gè)總線之間的所有數(shù)據(jù)傳送都需經(jīng)過(guò)算術(shù)邏輯部件ALU。ALU可實(shí)現(xiàn)的部分功能及其控制信號(hào)如下： MOVa：F=A；MOVb：F=B；a+1：F=A+1；b+1：F=B+1 a-1：F=A-1；b-1：F=B-1其中A和B是ALU的輸入，F(xiàn)是ALU的輸出。假定JSR（轉(zhuǎn)子指令）指令占兩個(gè)字，第一個(gè)字是操作碼，第二個(gè)字給出子程序的起始地址，返回地址保存在主存的棧中，用SP（棧指示器）指向棧頂，按字編址，每次從主存讀取一個(gè)字。請(qǐng)寫出讀取并執(zhí)行JSR指令所要求的控制信號(hào)序列（提示：當(dāng)前指令地址在PC中）。

如圖，假定總線傳輸延遲和ALU運(yùn)算時(shí)間分別是20ps和200ps，寄存器建立時(shí)間為10ps，寄存器保持時(shí)間為5ps，寄存器的鎖存延遲（Clk-to-Q time）為4ps，控制信號(hào)的生成延遲（Clk-to-signal time）為7ps，三態(tài)門接通時(shí)間為3ps，則從當(dāng)前時(shí)鐘到達(dá)開始算起，完成以下操作的最短時(shí)間是多少？各需要幾個(gè)時(shí)鐘周期？

如圖，假定總線傳輸延遲和ALU運(yùn)算時(shí)間分別是20ps和200ps，寄存器建立時(shí)間為10ps，寄存器保持時(shí)間為5ps，寄存器的鎖存延遲（Clk-to-Q time）為4ps，控制信號(hào)的生成延遲（Clk-to-signal time）為7ps，三態(tài)門接通時(shí)間為3ps，則從當(dāng)前時(shí)鐘到達(dá)開始算起，完成以下操作的最短時(shí)間是多少？各需要幾個(gè)時(shí)鐘周期？

以下是一個(gè)計(jì)算階乘的C語(yǔ)言遞歸過(guò)程，請(qǐng)按照MIPS過(guò)程調(diào)用協(xié)議寫出該遞歸過(guò)程對(duì)應(yīng)的MIPS匯編語(yǔ)言程序，要求目標(biāo)代碼盡量短（提示：乘法運(yùn)算可用乘法指令“mul rd，rs，rt”來(lái)實(shí)現(xiàn)，功能為“rd←（rs）×（rt）”）。