問(wèn)答題
根據(jù)下表填寫(xiě)完成一個(gè)3-8線譯碼器的VHDL程序。
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簡(jiǎn)述CPLD與FPGA的異同。
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任何時(shí)序電路都以（）為驅(qū)動(dòng)信號(hào)，時(shí)序電路只是在時(shí)鐘信號(hào)的邊沿到來(lái)時(shí)，其狀態(tài)才發(fā)生改變。
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早期的可編程邏輯器件包括（）。
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（）狀態(tài)機(jī)輸出只依賴(lài)于器件的當(dāng)前狀態(tài)，與輸入信號(hào)無(wú)關(guān)。
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用IF語(yǔ)句編寫(xiě)一個(gè)四選一電路，要求輸入d0～d3, s為選擇端，輸出y。
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