用作電壓放大器時(shí)，CS放大器不合適的參數(shù)為（）。?

?verilog語(yǔ)法中，間隔符號(hào)主要包括（）。

?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有（）。

現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來(lái)自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義：下面通過(guò)層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。

?MOSFET源極漏極間的長(zhǎng)度L越大，溝道長(zhǎng)度調(diào)制效應(yīng)越明顯。???